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[经验] 双环路时钟发生器可清除抖动并提供多个高频输出

昨天 08:00  137 pll 模拟对话
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随着数据转换器的速度和分辨率不断提升,对具有更低相位噪]
有些现代双环路模拟]
AD9523,]

图 1 AD9523-1 的功能框图
许多工程师把双环路]
ADIsimCLK?]

图 2 122.88 MHz 时的参考相位噪声曲线
PLL1]

图 3 122.88 MHz 时的 Crystek CVHD-950 相位噪声曲线
图]

图 4 ADIsimCLK v1.5 中的 AD9523-1 配置
表]表 2 ADIsimCLK产生的 PLL1环路滤波器元件

可变
CPOLE1 1.5 nF
RZERO
10 kΩ
CEXT 4.7 μF
RPOLE2 165 kΩ
CPOLE2 337 pF

图5展示的是通过ADIsimCLK生成的PLL1在122.88]

图 5 采用高抖动参考频率的 PLL1 输出相位噪声
图]

图 6 采用各种参考频率的 PLL1 输出相位噪声

图 7 采用各种参考频率的 PLL1 输出相位噪声(放大图)
PLL1]
PLL2含有一个内部VCO]
表]表 4 来自 ADIsimCLK的 PLL2环路滤波器元件值
可变
CPOLE1 16 pF
RZERO
1.85 kΩ
CEXT 1.2 nF
RPOLE2 900 Ω
CPOLE2 16 pF

图]

图 8 采用各种参考频率的 PLL2 输出相位噪声

图 9 采用各种参考频率的 PLL2 输出相位噪声(放大图)
PLL2]
结论


PLL1]

作者 Kyle Slightom

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